2026年6月，课题组成员王鹏锦在国际电子器件领域权威期刊 IEEE Electron Device Letters 发表题为 “Memristor-Based CPU Architecture for In-Memory Computing” 的研究论文，祝贺！

近日，课题组在忆阻器存算一体计算架构研究方面取得新进展。该工作面向传统冯·诺依曼计算体系中存储单元与处理单元分离所导致的“存储墙”瓶颈，提出了一种基于非易失性忆阻器的存算一体 CPU 架构，为后摩尔时代低功耗、高集成度计算系统提供了新的器件与电路协同设计思路。

随着大数据、物联网和人工智能技术的快速发展，计算系统对能效、速度和集成度提出了更高要求。在传统冯·诺依曼架构中，数据需要在存储器和处理器之间频繁传输，数据搬运所带来的延迟和能耗甚至已超过计算本身，严重限制了系统能效提升。存算一体计算通过在存储单元内部或附近直接执行逻辑和算术运算，有望从架构层面减少数据迁移，是突破“存储墙”问题的重要技术路径。

忆阻器具有非易失性、阻态可调、结构简单、易于阵列化集成等优势，被认为是实现存算一体计算的重要候选器件。在该研究中，团队基于非易失性忆阻器构建了蕴含逻辑（IMP logic）运算框架，并进一步实现了 NOT、AND、NAND、OR、NOR 等基本布尔逻辑门。通过调节电压序列，同一忆阻器逻辑拓扑能够实现不同逻辑功能，展示了忆阻器在可重构存内逻辑计算中的灵活性和低功耗优势。

在逻辑门功能验证的基础上，研究团队进一步构建了面向 CPU 运算的算术逻辑单元，实现了 1 位全加器和 2 位乘法器等核心算术模块。仿真结果表明，所提出的忆阻器全加器和乘法器在平均功耗和核心器件数量方面均明显优于传统 CMOS 对应电路，体现出忆阻器存算一体架构在低功耗和高集成度方面的优势，为完整 CPU 架构设计奠定了关键基础。

该工作的一个重要创新点是利用忆阻器替代传统 CPU 架构中的 D 触发器和独立存储单元，使存储和计算能够在统一的忆阻器交叉阵列中完成。该设计将指令存储、数据存储、结果存储和算术逻辑运算进行系统级集成，实现了取指、译码、存内计算和结果回写的完整流程。以 16 位数据宽度和 17 条指令集为例，研究团队验证了该架构在不同地址、指令和数据组合下的功能正确性与稳定性，证明了忆阻器 CPU 架构的可扩展性。

此外，研究团队还提出了一种 CMOS-忆阻器混合地址译码器。该译码器结合 CMOS NOT 门和忆阻器 OR 门，实现对指令存储、数据存储和结果存储等模块的地址选择。与传统 CMOS 地址译码器相比，该混合译码器能够减少器件数量并降低平均功耗。同时，研究中还引入双级反相结构以抑制电压波动对译码输出的影响，提高系统对器件扰动的容忍度。

仿真结果表明，与传统 CMOS 设计相比，该忆阻器地址译码器实现了 55.9% 的平均功耗降低，完整忆阻器存算一体 CPU 架构实现了 87.7% 的平均系统功耗降低。该功耗优势并非简单来自器件替换，而是源于存算一体架构减少数据迁移、忆阻器非易失特性降低静态与动态功耗、以及 IMP 交叉阵列减少冗余器件和开关活动等多重因素的协同作用。

该研究从忆阻器器件逻辑、布尔逻辑门、算术单元到系统级 CPU 架构进行了层层验证，展示了忆阻器在低功耗存算一体计算中的重要应用潜力。相关成果为面向后冯·诺依曼计算的新型硬件架构提供了可行方案，也为未来低功耗边缘计算、嵌入式智能芯片和高能效计算系统的发展提供了重要参考。

该论文第一作者为 王鹏锦，孟佳琳老师和王天宇老师为通讯作者。该研究工作体现了课题组在忆阻器器件、存算一体电路、神经形态计算和低功耗计算架构等方向的持续积累与探索。